2018年03月20日

iCEDIP 基板

iCEDIP-02ct.png
iCEDIP2-elec.jpg
 ・icedip-02-out.zip(発注ファイル)
 ・icedip-02.zip (EAGLE ファイル)
iCEDIP 基板の2つめを発注。iCEDIP24 基板の周囲に実験用回路と電源を配置した。大きさは 63mm x 37mm 。本当は、モジュールだけ作るつもりだったのだが、iCEDIP24基板 も付けて配線してしまった。電源は、MINI-360 を使う。モニタが 12V なので 12V が使えるものを選択。

これは、基本テスト用で モニタに画像が出力できて、ちょっと音を鳴らせたら良いなと考えている。その先は考えていないが、なにか入力する手段が必要だろう。一応ピンは、左上の 6 本と右中央の 2本が空いている。また、SPI 通信ができるホスト -- SBC を使って開発すれば、お手軽にテストできそう。

異種面付けのように見えるが、ばらせるようにしただけで、本来一枚の基板。寄せ集めなので、取り付け穴は付けられなかった。スリットを使って、ずれないようにしたうえで、ねじ穴を空けて固定する -- というのを考慮はした。左下、右のコーナーにある端子は、潰しても良い。また、0.1 インチにアラインしている。

    (メモ)画像は、Fusion PCB の Viewer 。 https://gerber-viewer.easyeda.com/ がオリジナル。

    elecrow で発注したが、63mm x 37mm 10 枚で、$4.9 + 送料$6.06 = $11.96 のところポイントが使えて $9 = 991 円だった。 昔は 50mm 角に収めようとがんばったものだが、気にしなくて良くなったのはありがたい。一方送料が上がった気がする。大元の中国郵便が値上げしたのかも。
で、モジュールだが、前記事で検討した回路。

iCEDIP-DAC 基板
icedip-dac.png

    4bit R2R ラダー DAC に CKE8002 (LM4890) をアンプとして採用。BTL でスピーカー用。
    4bit にしたが、フルに使おうとは思っていない。1bit か 3bit を使うつもり。出力のゲインは 1 で 3V p-p ぐらい (BTL 6Vp-p) の予定。

      CKE8002 は、格安だが オリジナルがあって LM4890 互換。AB級パワーアンプ。入力側に LPF を入れなかったが、まずいかも。

    出力側 LC フィルタは、あえて付けていない。付けなくとも鳴ることは鳴るだろうし、内容によってフィルタは変えないといけないため。

iCEDIP-VDAC 基板
icedip-vdacpng.png

    こちらは、ビデオ用。アンプは AD8091 で、ボルテージフォロワ。出力を分圧して LC LPF を付けた。

    AD8091(110MHz) の代替は、NJM2716F(30MHz), ADA4891-1(220MHz),OPA354(100MHz),OPA356(200MHz) など。
    他に OPA335 という高精度タイプのものも取り付けだけは出来る。ただし、ビデオ用には向かない。

iCEDIP-PLL 基板
icedip-pll.png

    おまけである。動かせない可能性もあるし、LCR の定数も定かではない。さらにFPGA の論理回路も怪しい。

    フランクリン発振回路の C を容量可変コンデンサ(バリキャップ)にして PLL で制御する。周波数は 44.1kHz x 4 x 272 = 48MHz あたりが目標。あるいは、コンポジット用の 14.314MHz x 5 = 72MHz あたり。

    インバーターが 2 つ必要だが、これは FPGA で作る。6-5 と 4-3 に接続。SOT23-6 の LVC2GU04 だとうまく行くと思うが、これも実験である。 5 と 4 を接続しているのに、別々のピンにしているのは、変に合成されると困るため。
    2 は、PLL の出力で、R39 と C23 がループフィルタの LPF を構成している。ここの値は重要だが、全然決めていない。PLL に入力する分周したクロックの周波数が決まらないと定数を決められないのだ。

    容量可変コンデンサは、秋月で買える 1SV323 を予定。8P - 50P ぐらい。

      以前計算した値:
      50pF 8pF
      0.1uH 71 MHz 178 MHz

    こんな感じなので、インダクタは、0.22uH 〜 0.47uH 程度が必要になりそうだ。iCE40 で 11bit カウンタは 133MHz ぐらいが上限だった。100MHz を超えないようにするなら インダクタは 0.316uH 以上。80MHz を超えないようにするには、0.495 uH 以上。

    PLLのロジックは、全部 FPGA で作る。PLLクロックを入力して 容量可変コンデンサ制御の出力1つあれば良い。だが、制御出力自体安定した電圧にならないのではないか? そうなると周波数も安定しない。動いたとしてもサウンド用には向いていないだろう。だが、それも実験である。

    cd74hc4046a.png

    PLL の論理回路だが、CD74HC4046 のデータシートのブロック図から必要なところを抜き出すとこれだけ。PLLCLK が遅いと L を出力。早いと H を出力させ、容量可変コンデンサの電圧を制御する。
    また PLLCLK と REFCLK のところにそれぞれ分周回路を入れて M/N を実現する。

    reg up;
    reg down;
    wire up_out = down & ~up;
    wire down_out = up & ~down;
    assign PLLCTRL = up_out ? 1'b1 : down_out ? 1'b0 : 1'bz ;

    always @(posedge PLLCLK)
    begin
    down <= ~(down & up);
    end
    always @(posedge REFCLK)
    begin
    up <= ~(down & up);
    end

    Verilog で書くとこう? FF は up,down の2つ Dは常に1だが、/RD は同期入力リセット? なら、down up 共に 1 のときだけ 0 にリセット。あと、PLLCLK が遅いと 電圧を下げるはずだが、逆かも。

    ループフィルタ:
    あんまり情報がころがっていないが、ひとつ発見。
     ・http://www5a.biglobe.ne.jp/~jh2clv/1hzphasedet.htm

    「ジッタ低減のためにLPF定数を変更(1.5KΩ→47KΩ)。」なんてことが書いてある。重要なことは重要だが、適当でも動くことは動くのだろうか? 回路が違うと言えば違うから、なんとも言えないが。

    回路は、10MHz 水晶発振器を GPS の 1pps で校正するというもの。なかなか興味深い。

    想定クロック:
    (条件:内部PLL は 1つのみ。入力クロックの範囲の条件があり、整数倍にするぐらいにしか使えない)
    14.314MHz をリファレンスクロックとして、325 で分周すると 44.056kHz
    TI の TLV320AIC23 は、12MHz で動作し、250fs 48kHz または 272fs 44.117 kHz サンプリング。

    では 12MHz から 14.314 を作り出すには? 325/272 = 14.338 , 328 /275 = 14.3127 。

    案1)水晶は12 MHz 。マスタークロックは 内蔵 PLL で 4 倍 48MHz 。
    サウンドは、48MHz / 64 / 17 で検討。例えば 32fs オーバーサンプリングを、34 clock で処理。
    ビデオは、外部PLL で 12MHz x 13 x 25 x 5 /16/17 = 71.69 MHz で検討。- 3.58MHz 1T を 20 clock で処理。
    案2) 水晶は14.314 MHz 。 マスタークロックは 内蔵 PLL で 5 倍 71.69 MHz 。
    ビデオはこれを使うとして、サウンドは、外部PLLで 48MH を生成するか、無理だったときは、325 x 5 clock を使ってなんとかする。

    案1は外部PLL 必須。だが、正確な 12MHz があるし使い勝手が良い。案2は、テストだけならシンプルにできる。



    こういうわけで、 PLL に入れる分周後のクロックは、44 kHz あたりが良さそう。
    したがって LPF は、1/10 あたりの 4.4 kHz ぐらいか。470Ω + 1uF だと cutoff=340Hz 程度だから 0.1uF で良いかも知れない。
posted by すz at 19:28| Comment(0) | TrackBack(0) | MachXO2
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