すｚのAVR研究

MachXO2 ファミリデータシート(日本語 pdf)

MachXO2 テクニカルノート(日本語)

Lattice Diamond 1.4マニュアル

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2012年06月28日

USBコントローラを設計してみたい。-- これは、FPGA を始めたときから思っていたこと。そろそろ、それが出来るレベルになったかも。少なくともどうやって設計すべきなのか見当も付かなかったのが、今は見当ぐらいは付くようになった。

最初は、規模が小さい MachXO2-256 で作れるものとして検討してみよう。もちろん、規模が小さいわけだから、一般的なコントローラの機能は作れない。では何を作るのか？

さて、こういうものを作るとして、MCU との送受信インターフェイスはどうしよう。FIFO を使うから基本は、8bit パラレル。

ただ、パラレルでは、ピンを消費する上に AVR なんかだと SPI より遅くなる。やはり SPI かと考えている。まぁこれは、出来た後でも良い。

ところで、USB PHY のインターフェイスは、UTMI というものが定義されているらしい。SMSC では、これのピン数を減らした ULPI( UTMI + Low Pin Interface) の PHY を製品化している。これに合わせることは、考えていないが、出来た後、再度検討してみよう。まずは、上記のものを設計しなければ。

USBでの信号の扱い

LRZI について

以上の理解で、レベル１は設計できるはず。さあ設計してみよう。

クロックジェネレータ


module udrv_clkgen (
                input CLK_4X
                , input DP
                , input SYNC_REQ
                , output SYNC_ACK
                , output CLK
        );
    reg [1:0] clk_ph = 0;
    reg r_dp = 1'b0;
    reg r_done = 1'b0;

    assign CLK = clk_ph[1];
    assign SYNC_ACK = r_done;

    always @(posedge CLK_4X)
    begin
        r_dp <= DP;
        if (~SYNC_REQ |  ~(r_dp ^ DP) | (clk_ph == 3) )
            clk_ph <= clk_ph + 1;
        if (~SYNC_REQ)
                r_done <= 1'b0;
        else if ((r_dp ^ DP) & (clk_ph == 3))
                r_done <= 1'b1;
            clk_ph <= clk_ph + 1;
    end
endmodule

//                           _______
// CLK              |_______|
//
// clk_ph         3 | 0 | 1 | 2 | 3 | 0
//                  _____________
//  DP            ><             ><
//
//                  _________
// SYNC_ACK      __|
//

受信モジュール


module udrv_reciever (
                input CLK
                , input RECV_EN
                , input DP
                , input SE0
                , output [7:0] RECV_DATA
                , output RECV_DATA_RDY
                , input RECV_DATA_ACK
        );

    reg recv_stat = 0;
    reg r_dp = 0;
    reg [7:0] data_out;
    reg data_rdy = 0;
    reg [7:0] r_data;
    reg [2:0] data_count = 0;
    reg [2:0] one_count = 0;

    assign RECV_DATA[7:0] = r_data[7:0];
    assign RECV_DATA_RDY = data_rdy;

    always @(posedge CLK)
    begin
        r_dp <= DP;
        if (~RECV_EN | SE0) 
          begin
            recv_stat <= 0;
            data_count <= 0;
            r_data <= 0;
            one_count <= 0;
          end
        else if (recv_stat == 0) 
          begin
            if (~(r_dp ^ DP)) // end of SYNC
                recv_stat <= 1;
          end
        else
          begin
            if (~(r_dp ^ DP)) one_count <= one_count + 1;
            else              one_count <= 0;

            if (one_count <= 5)
              begin
                r_data <= { ~(r_dp ^ DP), r_data[7:1] };
                data_count <= data_count + 1;

                if (data_count == 7)
                    data_out <= { ~(r_dp ^ DP), r_data[7:1] };
              end
          end

        if ( RECV_EN & ~SE0 & (recv_stat == 1) 
            & (one_count <= 5) & (data_count == 7) )
                data_rdy <= 1'b1;
        else if (RECV_DATA_ACK)
                data_rdy <= 1'b0;

    end
endmodule

送信モジュール


module sender (
                input CLK
                , input SEND_EN
                , output SEND_DONE
                , output DP
                , output DM
                , input [7:0] SEND_DATA
                , input SEND_DATA_RDY
                , output SEND_DATA_ACK
        );

    reg r_dp;
    reg r_dm;
    reg [2:0] send_stat = 0;
    reg r_out = 0;
    reg [6:0] data_in;
    reg data_ack = 0;
    reg [7:0] data_count = 0;
    reg [7:0] one_count = 0;

    assign DP = r_dp;
    assign DM = r_dm;
    assign SEND_DONE = (send_stat == 0);
    assign SEND_DATA_ACK = data_ack;

    always @(posedge CLK)
    begin
        if (~SEND_EN)
          begin
            send_stat <= 0;
          end
        if ( (send_stat == 0) & SEND_EN )
          begin
            send_stat <= 1;
            data_count <= 7;
            data_in[7:0] <= 7'b1000000;
            r_out <= 1'b0;
          end
        else if (send_stat == 1)
            send_stat <= 2;
        else if ( (send_stat == 2) & (one_count <= 5) & (data_count == 0) )
            if (SEND_DATA_RDY)
              begin
                data_count <= 7;
                data_in[6:0] <= SEND_DATA[7:1];
                r_out <= SEND_DATA[0];
              end
            else // exit sending
                    send_stat <= 3;
        else if ( (send_stat == 2) & (one_count <= 5) )
          begin
                data_count <= data_count - 1;
                data_in[6:0] <= { 1'b0, data_in[6:1] };
                r_out <= data_in[0];
          end
        else if (send_stat == 3) send_stat <= 4;
        else if (send_stat == 4) send_stat <= 5;
        else if (send_stat == 5) send_stat <= 0;

        if ( (send_stat == 3) | (send_stat == 4) ) // SE0
          begin
            one_count <= 0;
            r_dp <= 1'b0;
            r_dm <= 1'b0;
          end
        else if (send_stat == 2) 
          begin
            if ( (~r_out) | (one_count > 5) )
              begin
                one_count <= 0;
                r_dp <= ~r_dp;
                r_dm <= r_dp;
              end
            else one_count <= one_count + 1;
          end
        else // if ( (send_stat == 1) | (send_stat == 5) )
          begin
            one_count <= 0;
            r_dp <= (FS) ? 1'b1 : 1'b0;
            r_dm <= (FS) ? 1'b0 : 1'b1;
          end

        data_ack <= SEND_EN & SEND_DATA_RDY & ( (send_stat == 1)  
                     & (one_count <= 5) & (data_count == 0) );
    end
endmodule

FIFOモジュール


module udrv_fifo # (
                parameter DEPTH = 5
//              parameter DEPTH = 6
        ) (
                input CLK
                , input RST
                , input [7:0] I_DATA
                , input I_DATA_RDY
                , output I_DATA_ACK
                , output I_DATA_FULL
                , output [7:0] O_DATA
                , output O_DATA_RDY
                , input O_DATA_ACK
        );
    reg  [5:0] mem [0:2**DEPTH-1];

    reg [DEPTH-1:0] i_addr = 0;
    reg [DEPTH-1:0] o_addr = 0;
    wire [DEPTH-1:0] i_next = i_addr + 1;
    wire [DEPTH-1:0] o_next = o_addr + 1;
    reg i_ack = 0;
    reg o_rdy = 0;
    assign I_DATA_FULL = (i_addr != o_next);
    assign I_DATA_ACK = i_ack;
    assign O_DATA_RDY = o_rdy;

    always @(negedge CLK)
    begin
        if (RST)
          begin
            i_addr <= 0;
            o_addr <= 0;
            i_ack <= 1'b0;
            o_rdy <= 1'b0;
          end
        else if (I_DATA_RDY & ~i_ack) 
          begin
            if (~I_DATA_FULL)
              begin
                i_addr <= i_next;
                mem[i_next] <= I_DATA;
              end
            i_ack <= 1'b1;
          end
        else
            i_ack <= 1'b0;

        if ( O_DATA_ACK & (i_addr != o_next))
          begin
            o_addr <= o_next;
            o_rdy <= 1'b1;
          end
        else if (i_addr != o_next)
            o_rdy <= 1'b1;
        else if ( O_DATA_ACK )
            o_rdy <= 1'b0;
    end
    assign O_DATA = mem[o_addr];

endmodule

CRC について(基礎編)


 (16bit)      x^15 + x^14 + x^2 + 1
  (5bit)      x^5 + x^2 + 1


CRC-16:
        unsigned int r_crc = 0xffff;
        unsigned int In;
        for (i=0; i< XX; i++) {
                w = (r_crc ^ In) & 1;
                r_crc = (r_crc >> 1) & 0x7fff;
                if (w) {
                        r_crc ^= (1<<0);
                        r_crc ^= (1<<13);
                        r_crc ^= (1<<15); // w
                }
                In = (In >> 1);
                printf("%04x r %04x\n", r_crc, ~r_crc & 0xffff);
        }
CRC-5:
        unsigned int r_crc = 0x1f;
        unsigned int In;

        for (i=0; i< XX; i++) {
                w = (r_crc ^ In) & 1;
                r_crc = (r_crc >> 1) & 0xf;
                if (w) {
                        r_crc ^= (1<<4);
                        r_crc ^= (1<<2);
                }

                In = (In >> 1);
                printf("%02x r %02x\n", r_crc, ~r_crc & 0x1f);
        }

CRC について(応用編)


module udrv_crc # (
                parameter WIDTH=16
                // parameter WIDTH=5
                , parameter SEQUENTIAL_MATCHING=0
        ) (
                input CLK
                , input [1:0] SEL
                , input I       // LSB first
                , output O      // LSB first
                , output MATCH
                , output [WIDTH-1:0] CRC
                );


    reg [WIDTH-1:0] r_crc = (-1);
    wire I2 = (r_crc[0] ^ I);
    assign CRC [WIDTH-1:0] = ~r_crc[WIDTH-1:0] ;
    assign O = ~r_crc[0];
    reg r_match = 0;
    assign MATCH = (SEQUENTIAL_MATCHING) ? r_match
                        : (WIDTH == 5) ? ( ~r_crc == 5'b11001 )
                        : (WIDTH == 16) ? ( ~r_crc == 16'h4FFE )
                        : 0;

    always @(negedge CLK)
    begin
        if ( SEL == 2'b11 ) // RST
            begin
                r_crc <= (-1);
                r_match <= 1;
            end
        else if ( SEL == 2'b10 ) // Extract bitstream
            begin
                r_match <= (I ^ r_crc[0]) & r_match;
                r_crc <= { 1'b0, r_crc[WIDTH-1:1] };
            end
        else if ( SEL == 2'b01 ) // Calc.
            if (WIDTH == 16)
                r_crc <= { I2 ,  r_crc[15]
                        , ( r_crc[14] ^ I2) ,  r_crc[13:2]
                        , ( r_crc[ 1] ^ I2) } ;
            else if (WIDTH == 5)
                r_crc <= { I2, r_crc[4]
                        , ( r_crc[ 3] ^ I2), r_crc[2:1] };
    end
endmodule

クリスタルオシレータ(48MHz) SG-8002DC(3.3V)

入出力のハンドシェーク


//         ______________________  _______
// DATA   <______________________><_______
//
//                _______                _____
// RDY   ________|       |______________|
// 
//                    ________
// ACK  _____________|       |________________
// 
//
// CLK   |       |       |       |       |       
//


    assign   RECV_DATA_ACK = ~RD;


    assign DB[7:0] =  (~RD & ~RS) ? RECV_DATA[7:0]
                    : (~RD &  RS) ? CTRL_REG[7:0]
                    : 8'bz;
    assign SEND_DATA[7:0] = DB[7:0];


    assign   SEND_DATA_RDY = ~WR;

SPI インターフェイス


module udrv_spi (
                  input MOSI
                , input SCK
                , input CS
                , output MISO

                , input [7:0] SPI_DATA_I
                , output SPI_DATA_I_ACK
                , input SPI_DATA_I_RDY

                , output [7:0] SPI_DATA
                , output SPI_DATA_RDY
                , input SPI_DATA_ACK
        );


    reg [3:0]  r_count = 0;
    reg [7:0]  r_spi;
    reg [7:0]  spi_out;
    reg r_mosi = 1'b0;

    reg o_data_ack  = 1'b0;
    reg o_data_set  = 1'b0;
    reg o_data_rdy  = 1'b0;
    assign SPI_DATA_RDY   = o_data_rdy;

    reg i_data_ack  = 1'b0;
    assign SPI_DATA_I_ACK = i_data_ack;    
     
    assign SPI_DATA       = spi_out[7:0];
    assign MISO = r_spi[7];

    always @(posedge SCK)
    begin
        r_mosi <= MOSI;
        if (r_count == 1)
            i_data_ack <= 1'b1;
        else if (~SPI_DATA_I_RDY)
            i_data_ack <= 1'b0;
    end

    always @(CS , negedge SCK)
    begin
        if (CS) //  LOAD
          begin
            r_count <= (-1);
            r_spi <=  SPI_DATA_I;
          end
        else if (r_count == 7) //  LOAD
          begin
            r_count <= 0;
            r_spi <=  SPI_DATA_I;
            spi_out <= {r_spi[6:0], r_mosi };
          end
        else // SHIFT
          begin
            r_count <= r_count + 1;
            r_spi <= {r_spi[6:0], r_mosi };
          end

        o_data_ack  <=  SPI_DATA_ACK;
        o_data_set  <= (~CS & (r_count == 7));
        if (o_data_set)
            o_data_rdy <= 1'b1;
        else if (~o_data_ack & SPI_DATA_ACK)
            o_data_rdy <= 1'b0;
    end
endmodule


    always @(CS , negedge SCK)
    begin
        if (CS) //  LOAD
          begin
            r_count <= (-1);
            r_spi <=  SPI_DATA_I;


    reg r_cs = 0;
    always @(CS or negedge SCK)
    begin
        r_cs <= CS;
        if (r_cs) //  LOAD
          begin
            r_count <= 0;
            r_spi <=  SPI_DATA_I;

FPGAの部屋:同期FIFOと非同期FIFO

検討もれ

追記:使い方編


//       _  ____________________________________  _____
// RS    _><____________________________________><_____
//
//       _____                                  _______
// nCS        |________________________________|
//
//        ______________               _____________
// nWR/nRD              |_____________|
// 
//                         _______________
// DB[7:0]  --------------<_______________>----------
//


  bit7: CRC_ERROR
  bit6: DATA_FULL
  bit5: DATA_EMPTY
  bit4: DATA_RDY 
  bit3: RECV_EN (受信中)
  bit2: SEND_EN (送信中)
  bit1: r_recv_mode (送受信モード )  (0: 送信 / 1: 受信) 
　bit0: r_start (送受信スタート)     (1: スタート / 0: 完了)


対応するピン出力( 負論理 )
  nCRC_ERROR  
  nDATA_EMPTY 
  nDATA_FULL 
  nDATA_RDY
  nBUSY ( ~r_start )


  bit7: 書き込み要求
  bit1: r_recv_mode (送受信モード )  (0: 送信 / 1: 受信) 
　bit0: r_start (送受信スタート)     (1: スタート / 0: 完了)

追記: ソースコードのブラッシュアップとバグ修正

まだ続く

ソフト側の構想


    extern  usbRxBuf, usbDeviceAddr, usbNewDeviceAddr, usbInputBufOffset
    extern  usbCurrentTok, usbRxLen, usbRxToken, usbTxLen
    extern  usbTxBuf, usbTxStatus1, usbTxStatus3
    extern  usbSofCount

; extern unsigned usbCrc16(unsigned char *argPtr, unsigned char argLen);
; extern unsigned usbCrc16Append(unsigned char *data, unsigned char len);
; extern unsigned usbMeasurePacketLength(void);


    uchar           usbRxBuf[2*USB_BUFSIZE];
    uchar           usbInputBufOffset;
    volatile schar usbRxLen;
    uchar           usbCurrentTok;
    uchar           usbRxToken;


    len = usbRxLen - 3;
    if(len >= 0){
        usbProcessRx(usbRxBuf + USB_BUFSIZE + 1 - usbInputBufOffset, len);

なんと、まだ続く

DACを設計してみよう

USBコントローラの設計

qfn32samples-10.zip


                                  BUS   SPI
  Number of registers:        117    126
      PFU registers:          115    123
      PIO registers:            2      4
   Number of SLICEs:           116   122   /128
      SLICEs(logic/ROM):        32    32   /32
      SLICEs(logic/ROM/RAM):    84    90   /96
          As RAM:               12    12   /96
          As Logic/ROM:         72    78   /96
   Number of logic LUT4s:      200   214
   Number of distributed RAM:   12    12  
   Total number of LUT4s:      224   238
   Number of PIO sites used:    20    14   /22
   Number of GSRs:               0     1   /1

qfn32samples-11.zip

qfn32samples-12.zip


                               BUS    SPI        (CRC 分)
  Number of registers:         123    148           45
      PFU registers:           121    145           45
      PIO registers:             2      3            
   Number of SLICEs:           112    123   /128    27
      SLICEs(logic/ROM):        32     32   /32      
      SLICEs(logic/ROM/RAM):    80     91   /96     33
          As RAM:               12     12   /96 
          As Logic/ROM:         68     79   /96
   Number of logic LUT4s:      197    218           64
   Number of distributed RAM:   12     12  
   Total number of LUT4s:      221    242           64
   Number of PIO sites used:    21     14   /22
   Number of GSRs:               0      1   /1

参考文献(データシート等)
　・　『MachXO2 ファミリデータシート(日本語 pdf)』
　・　『MachXO2 テクニカルノート(日本語)』
　・　『Lattice Diamond 1.4マニュアル』

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2012年06月21日

DACを設計してみよう

QFN32 パッケージの MachXO2-256 という FPGA でなにが出来るのか、検討しているのだが。... DAC が作れそうな気がする。FPGA は大概、コア用の電源と IO 用の電源に分かれている。この QFN32 も例外ではないどころか、VCCIO が 4 つもある。ちゃんと電源を設計すれば、ノイズ的に有利かも知れない。ただ、オーディオDAC に匹敵するようなものには、できないだろう。どこまでのものが作れるかも追求しない。256 に入れられて検証できるものを目指す。

AVR など PWM を持った MCU は多いわけだが、ΣΔ変調の DAC を持っているものは、殆ど無い。同じ bit幅でも、ΣΔ変調だとノイズを減らせるそうだ。ちょっと試してみたい。

ΣΔ変調の原理

作ってみよう


module dac # (
                parameter WIDTH = 8
                , parameter WITH_LATCH = 0
        ) (
                input CLK
                ,input STB // active high
                ,input [WIDTH-1:0] I_DATA
                ,output A_OUT
        );

    reg r_stb = 1'b0;
    reg [WIDTH-1:0] r_data = 0;
    reg [WIDTH-1:0] fraction = 0;
    reg [WIDTH-1:0] count = 0;
    reg r_out = 1'b0;

    always @(posedge CLK)
    begin
        r_stb <= STB;
        if (&count | (STB & ~r_stb))
          begin
                count <= 0;
                fraction <= I_DATA;
                r_out <= 0;
                if (WITH_LATCH)
                        r_data <= I_DATA;
          end
        else
          begin
                { r_out, fraction } <= { 1'b0 ,fraction }
                         + { 1'b0, (WITH_LATCH ? r_data : I_DATA) };
                count <= count + 1;
          end
    end

    assign A_OUT = r_out;

endmodule

N bit ΣΔ


module dac5 # (
                parameter AWIDTH = 5
                , parameter WIDTH = 16
        ) (
                input CLK
                ,input STB // active high
                ,input [WIDTH-1:0] I_DATA
                ,output [AWIDTH-1:0] A_OUT
        );

    reg r_stb = 1'b0;
    reg [WIDTH-1:0] r_data = 0;
    reg [WIDTH-AWIDTH-1:0] fraction = 0;
    reg [WIDTH-AWIDTH-1:0] count = 0;
    reg [AWIDTH-1:0] r_out = 0;

    wire [WIDTH-AWIDTH-1:0] WK = 0;
    wire [AWIDTH-1:0] A_ZERO = 0;
    wire [AWIDTH-1:0] A_WK = ~A_ZERO -1;
    wire [WIDTH-1:0] I_MAX = { A_WK , ~WK }; 
    wire [WIDTH-1:0] I_DATA2 = (&I_DATA[WIDTH-1:WIDTH-AWIDTH])
                                ? I_DATA : I_MAX;

    always @(posedge CLK)
    begin
        r_stb <= STB;
        if (&count | (STB & ~r_stb))
          begin
                count <= 0;
                r_data <= I_DATA2;
                fraction <= I_DATA2[WIDTH-AWIDTH-1:0];
                r_out <= I_DATA2[WIDTH-1:WIDTH-AWIDTH];
          end
        else
          begin
                { r_out, fraction } <= { A_ZERO , fraction } + r_data;
                count <= count + 1;
          end
    end

    assign A_OUT = r_out;

endmodule


module dacx # (
                parameter WIDTH = 8
        ) (
                input CLK
                ,input STB // active high
                ,input [WIDTH-1:0] I_DATA
                ,output A_OUT
        );

        reg [2:0] hi_clk;
        wire [2:0] hi_out;
        wire lo_stb = CLK;

        always @(negedge CLK)
        begin
                hi_clk <= hi_clk + 1;
        end

        dac #( .WIDTH(3) , .WITH_LATCH(0) ) dac_lo ( .CLK(CLK), .STB(lo_stb)
                , .I_DATA(hi_out), .A_OUT(A_OUT) );
        dac5 #( .AWIDTH(3) , .WIDTH(WIDTH-3) ) dac_hi ( .CLK(hi_clk[2])
                 , .STB(STB), .I_DATA(I_DATA) , .A_OUT(hi_out) );

endmodule

R-2R ラダー DAC


     A_OUT_2  --- R ---+----- Analog
                       |
                       2R
                       |
     A_OUT_1  --- R ---+
                       |
                       2R
                       |
     A_OUT_0  --- R ---+
                       |
                       2R
                       |
                       GND

リール売り

SMDテスター

動作周波数について


    1 01 → 1 10 
    0 10 → 0 01


    1 001 → 1 100 
    0 110 → 0 011

SPI 通信の例

MCP4922

MCP3002


DAC :
　・　1 データ 送受信の度に CS を 上げ下げする必要がある。
　・　1 データは、MSB first , 16 bit 単位

   bit15 ~    A/B チャネル選択
   bit14:12   config
   bit11:0    データ[11:0]

ADC:
　・　1 データ 送受信の度に CS を 上げ下げする必要がある。
　・　1 データは、MSB first , 24 bit 単位

   bit23      START (1)
   bit22:20   config (チャネル含む)
   (ADC → Master)
   bit19      NULL (0)
   bit18:9   データ[9:0]
   bit8:0    データ[1:9]

　・　START を 遅らせて 16 bit 単位 にすることも可能

   bit15      (0)
   bit14      START (1)
   bit13:11   config
   (ADC → Master)
   bit10      NULL (0)
   bit9:0   データ[9:0]

ソースコード

qfn32samples-06.zip　(2012/06/21)

DACを設計してみよう

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2012年06月17日

MCPU -- A Minimal 8 Bit CPU

MCPU -- A Minimal 8 Bit CPU in a 32 Macrocell CPLD

http://opencores.org/project,mcpu

どうもプロジェクトホームページは、ここらしい。アクセスできる人は、ここから入手するのが良さそうだ。

MCPU の概要

最初のインプリメント


module sram # (
                parameter SIZE = 64
) (
                input CLK,
                input WEB,
                input [5:0] ADDRB,
                input [7:0] DIB,
                output [7:0] DOB
);
    reg  [7:0] mem [0:SIZE-1];

    reg [7:0] r_addr;
    always @(negedge CLK)
    begin
        if (WEB) mem[ADDRB] <= DIB;
        r_addr <= ADDRB;
    end
    assign DOB = mem[r_addr];

  initial
    begin
       $readmemh("rom_data.mem" , mem, 0 , SIZE-1);
    end
endmodule

構想

EFB の調査

MachXO2 和訳テクニカルノート

TN1205 ユーザフラッシュメモリ（UFM）と組み込み機能ブロック（EFB）の使用ガイド
を見てみよう。

まずは、アドレスマップ
```
　プライマリI２C　　　0x40 ～ 0x49
　セカンダリＩ２Ｃ　　0x4A ～ 0x53
　ＳＰＩ　　　　　　　0x54 ～ 0x5D
　タイマ／カウンタ　　0x5E ～ 0x6F
```
一応 64 バイト以内に収まっている。0x70 ～ 0x7f の 16 バイトも空いている。あと、使わない機能のレジスタは RAM としても使えるはず。

独自の I/O ポートを付けたいならどこかを削らなければならない。これは、後で考えよう。

次に EFB との接続インターフェイス。

EFB は、WISHBONE インターフェイス。この説明は、TN1205 に載っている。
wb_clk_i posedge で動作
wb_rst_i active high の同期動作
wb_adr_i {2'b01, adreg}
wb_dat_i EFB の入力
wb_dat_o EFB の出力
wb_we_i 1 で Write だがレベルセンシティブ
wb_stb_i 1 で EFB を選択 ( adreg[5:4] != 2'b11 )
wb_cyc_i 1 でバス有効？
wb_ack_o

こんな感じだが、ライトもリードも　最低３サイクル必要と書いてある。

WISHBONE 用のクロックをまず生成し、それを３分周してマスタクロックにすることにしよう。

MCPU の拡張 (1) ハーバードアーキテクチャ

adreg にロードしている所
　
上位 2bit だけをロードしている所

MCPU の拡張 (2) アドレス空間の拡張


Number of Inst.                64(org)     64        96        128
Design Summary          
   Number of registers:         32         34
   Number of SLICEs:            51         92        107        124
      SLICEs(logic/ROM):        32         32
      SLICEs(logic/ROM/RAM):    19        60        75         92
          As RAM:                  6        24 
          As Logic/ROM:          13        36         51         68
   Number of logic LUT4s:       77       126        156        188
   Number of distributed RAM:   6         24
   Number of ripple logic:       5         5
   Total number of LUT4s:       99       184         214       246

アドレスマップと I/O ポート


                    オリジナル            EFB版      MCPU EFB + アドレス拡張 
    0x00 - 0x2F : プログラム              EFB                   EFB
            0x30 : 0xFF (allone)     0xFF (allone)     0xFF (allone)
            0x31 : 0x00 (zero)       0x00 (zero)        0x00 (zero)
            0x32 : 0x01 (one)        0x01 (one)         0x01 (one)

    0x34 - 0x3F : RAM                    RAM
    0x40 - 0x7F :   ---                  ---                  　拡張RAM

    プログラムROM :  ----                 64B                 64B - 128B

ソースコード

qfn32samples-04.zip
- mcpu.v , mcpu_efb.v , mcpu2_efb.v の sram モジュールで WEB の論理が逆になっていた。

追記: シミュレータ(iVerilog) でデバッグ


ADD 命令 + STA 命令
                 _______         _______         _______
   CLK    ______|       |_______|       |_______|       |______|
  
   code_data   01AAAAAA |          01BBBBBB             |

   inst    000  |      101      |     000       |     110
                                                 ______________
   WE    _______________________________________|              |__
  
                                                @
   (RAM_USE_CLK)
                                         ______________
   WE_mem ______________________________|              |__
                @               @               @               @

qfn32samples-05.zip

新たな CPU へ


(inst == 100)
00 00 0 ADD
00 01 0 ADC (with carry)
00 10 0 SUB
00 11 0 SBC (with carry)
00 00 1 AND
00 01 1 XOR
00 10 1 OR
00 11 1 LD

(inst == 101)
01 00  ANDI
01 01  XORI
01 10  ORI
01 11  LDI

(inst == 110)
10 XX X ST

(inst == 111)
11 00 C JCS jump if carry set
11 01 C JCC jump if carry clear
11 10 C JNE jump if zero-flag set
11 11 C JEQ jump if zero-flag clear

carry,zero-flag が変化するのは、ADD などの 算術演算命令のみ。


(inst == 100)
10 00 STA
(inst == 001)
10 01 拡張命令 1
(inst == 010)
10 10 拡張命令 2
(inst == 011)
10 11 拡張命令 3


FREQUENCY PORT "CLK" 36.000000 MHz ;
MULTICYCLE TO CELL "alu_impl_I/alu_impl/alu_lo/akku_i0" 1.500000 X ;
MULTICYCLE TO CELL "alu_impl_I/alu_impl/alu_lo/akku_i1" 1.500000 X ;
MULTICYCLE TO CELL "alu_impl_I/alu_impl/alu_lo/akku_i2" 1.500000 X ;
MULTICYCLE TO CELL "alu_impl_I/alu_impl/alu_lo/akku_i3" 1.500000 X ;
MULTICYCLE TO CELL "alu_impl_I/alu_impl/alu_hi/akku_i4" 1.500000 X ;
MULTICYCLE TO CELL "alu_impl_I/alu_impl/alu_hi/akku_i5" 1.500000 X ;
MULTICYCLE TO CELL "alu_impl_I/alu_impl/alu_hi/akku_i6" 1.500000 X ;
MULTICYCLE TO CELL "alu_impl_I/alu_impl/alu_hi/akku_i7" 1.500000 X ;
MULTICYCLE TO CELL "C_68" 1.500000 X ;
MULTICYCLE TO CELL "Z_69" 1.500000 X ;


FREQUENCY PORT "CLK" 36.000000 MHz ;
DEFINE CELL GROUP "akku" "alu_impl_I/alu_impl/alu_hi/akku_i7" 
"alu_impl_I/alu_impl/alu_lo/akku_i1" 
"alu_impl_I/alu_impl/alu_lo/akku_i2" 
"alu_impl_I/alu_impl/alu_lo/akku_i3" 
"alu_impl_I/alu_impl/alu_lo/akku_i0" 
"alu_impl_I/alu_impl/alu_hi/akku_i6" 
"alu_impl_I/alu_impl/alu_hi/akku_i4" 
"alu_impl_I/alu_impl/alu_hi/akku_i5" 
"Z_69" 
"C_68" ;
DEFINE CELL GROUP "code" "rom_impl/r_addr__i5" 
"rom_impl/r_addr__i4" 
"rom_impl/r_addr__i3" 
"rom_impl/r_addr__i2" 
"rom_impl/r_addr__i6" 
"rom_impl/r_addr__i1" ;
MULTICYCLE FROM GROUP "code" TO GROUP "akku" 1.500000 X ;

追記


(inst == 100)
00 00 0 ADD
00 01 0 ADC (with carry)
00 10 0 SUB
00 11 0 SBC (with carry)
00 00 1 AND
00 01 1 XOR
00 10 1 OR
00 11 1 LD

(inst == 101)
01 00  ANDI
01 01  XORI
01 10  ORI
01 11  LDI

(inst == 110)
10 00 X ST
(inst == 001)
10 01 ASR
(inst == 010)
10 10 ROL
(inst == 011)
10 11 ROR
(inst == 111)
11 00 C JCS jump if carry set
11 01 C JCC jump if carry clear
11 10 C JNE jump if zero-flag set
11 11 C JEQ jump if zero-flag clear

(MACRO)
SEC set carry    JCS *+1 (C=1)
CLC clear carry  JCC *+1 (C=0)
JMP addr          JCC adr (C=0), JCC adr (C=0)
　・carry が変化するのは、ADD などの 算術演算命令
　　と JCC 等のブランチ命令, シフト命令
　・zero-flag は、論理演算やロード LD,LDI でも変化


READ サイクル
          _____       _____
  CLK    |     |_____|     |_____|
       
 inst    |   000     |   100     |
                ____________
 wb_cyc  ______|            |_____
               @     @
             ADDR   DATA         @
                    ラッチ      実行
WRITE サイクル

          _____       _____
  CLK    |     |_____|     |_____|
       
 inst    |   000     |   110     |
          _______________________
 wb_we   |                       |_
                ____________
 wb_cyc  ______|            |_____
               @    
             ADDR   
             DATA

MachXO2 ファミリデータシート(日本語 pdf)

qfn32samples-07.zip

MachXO2 テクニカルノート(日本語)

Lattice Diamond 1.4マニュアル

posted by すｚ at 10:34| Comment(109) | TrackBack(0) | CPLD

2012年06月13日

FPGA時計の設計

『QFN32の FPGA』を使ったなにかを設計してみたい。この際 AVR 使った方が有利で楽なものでも構わないが、実際に動かせるもの。ALU では、それを使ったものの敷居が高い。

で、時計はどうだろう？プロセッサなしで動かすには一体どうするのか？実は意外にも簡単なことかも知れない。

構想１

構想２カウンタと表示

構想３カウンタと表示(続き)


                     0      1
   disp_mode 0     HH      MM
   disp_mode 1     MM      SS


                   blink off  blink on
                     0    1      0    1
    set_mode 0 :   HH  MM      HH  MM 
    set_mode 1 :   HH  MM      --  MM
    set_mode 2 :   HH  MM      HH  --
    set_mode 3 :   MM  SS      MM  --

    ( -- : blank )

構想４ボタン

　
実装編　カウンタ


module clock_counter # (
                // parameter MAX = 60
                parameter MAX = 24
        ) (
                input CLK
                , input I_UP
                , input SEL  // select output
                , output [3:0] O
                , output O_UP
                );

    reg [3:0] lower;
    reg [3:0] upper;
    reg r_ovr;

    assign O[3:0] = SEL ? lower[3:0] : upper[3:0];
    assign O_UP = r_ovr;

    always @(negedge CLK)
    begin
        if (I_UP)
            if ((upper >= (MAX-1)/10) & (lower >= (MAX-1)%10))
                begin
                    r_ovr <= 1'b1;
                    upper <= 0;
                    lower  <= 0;
                end
            else if (lower >= 9)
                begin
                    r_ovr <= 1'b0;
                    upper <= upper + 1;
                    lower  <= 0;
                end
            else
                begin
                    r_ovr <= 1'b0;
                    lower  <= lower + 1;
                end
        else
            r_ovr <= 1'b0;
    end
endmodule

実装編　ボタン


module button 
(
                input CLK_128HZ
                , input I
                , output O
                , input R
                );

    reg [3:0] i_stat;
    reg prev_stat;
    reg r_out;

    always @(R, negedge CLK_128HZ)
    begin
        i_stat <= { i_stat[2:0] , I } ;
        if ( { i_stat[2:0] , I } == 4'b0000 )
                prev_stat <= 1'b0;
        else if ( { i_stat[2:0] , I } == 4'b1111 )
                prev_stat <= 1'b1;
        if (R)  r_out <= 1'b0;
        else if (~prev_stat & ( { i_stat[2:0] , I } == 4'b1111 ))
                r_out <= 1'b1;
    end
    assign O = r_out;
endmodule

一応完成

qfn32samples-03.zip

Diamond プロジェクト込みのソースを置いておく。iVerilog シミュレータも一応通している。


//  XO2-256    modified ROM/RAM    XO2-256
//  27     B   1            24  VCC
//  28     G   2            23  DIG1    25
//  29         3            22  DIG2    23
//  30         4            21  DIG3    21
//  32         5            20  DIG4    20
//   1         6            19  CLK_1HZ 17
//   4     C   7            18  BTN_DN  16
//   5     D   8            17  N.C.
//   8     E   9            16  BTN_UP  14
//   9     A   10           15  BTN_SEL 13
//  10     F   11           14  CLK     12
//      GND  12             13  CLK_OUT 11

ピン配置はとりあえずこうした。DIGは、LVCMOS33 の 24mA に設定。ACTIVE_HIGH に変更して、3mA 程度まで電流を減らせば直接ドライブできるかも。

機能としては、

down ボタンを付けた
7セグ制御の正論理・負論理を切り替えられるようにした。
クロックは、128HZ の倍数なら OK なようにした。

一応説明で言及したものは、入れたことになる。-- これで規模は 86/128 スライス。
機能追加はなかなか厳しそうだが、アラームクロックにするのは ... 可能かも。time_couner に比較用のレジスタを作って ... まぁ今後の課題にしておこう。

追記: アラーム機能を付けてみた。

.. といってもポートを増やしたくなかったので、秒を示す LED を 1分間　高速点滅させるだけ。機能もちょっと見なおしている。
　・　qfn32samples-04.zip (ソースコード)